| 課程背景 | ||||
|
本培訓(xùn)課程主要幫助學(xué)員進(jìn)行 CPLD/FPGA 的系統(tǒng)學(xué)習(xí)，以工程實(shí)踐為例，深入探討目前業(yè)界*、*的器件，講授業(yè)界*秀的集成環(huán)境，最簡(jiǎn)潔的開(kāi)發(fā)流程，和業(yè)界*的軟處理技術(shù)。每次課程都配有相關(guān)實(shí)驗(yàn)，實(shí)驗(yàn)可以在ALTERA和XILINX兩個(gè)公司的FPGA硬件平臺(tái)上進(jìn)行，培訓(xùn)學(xué)員可以根據(jù)自身情況選擇開(kāi)發(fā)環(huán)境。通過(guò)實(shí)驗(yàn)，學(xué)員可以更好的理解消化課堂知識(shí)，工程實(shí)踐水平會(huì)得到迅速提高 |
||||
 主要培訓(xùn)對(duì)象
|
||||
|
FPGA系統(tǒng)的軟件和硬件開(kāi)發(fā)工程師，電子類專業(yè)的*生和研究生 、電子硬件工程師等 |
||||
|
教學(xué)重點(diǎn)
|
||||
|
重點(diǎn)講述如何用VERILOG HDL硬件描述語(yǔ)言，在ALTERA的集成開(kāi)發(fā)環(huán)境QUARTUSⅡ下，以合理的邏輯資源描述出一個(gè)健壯性強(qiáng)的硬件電路。本課程通過(guò)理論與多個(gè)實(shí)驗(yàn)的結(jié)合，讓學(xué)員能夠充分理解與掌握CPLD/FPGA在實(shí)際工作中的應(yīng)用。 |
||||
|
教學(xué)目標(biāo)
|
||||
|
培養(yǎng)學(xué)員熟練掌握和使用基于CPLD/FPGA的數(shù)字系統(tǒng)開(kāi)發(fā)工具、開(kāi)發(fā)流程（ALTERA和XILINX可選），能夠獨(dú)立解決開(kāi)發(fā)中常見(jiàn)問(wèn)題，能夠自主進(jìn)行成熟的基于CPLD/FPGA的數(shù)字系統(tǒng)設(shè)計(jì)。 |
||||
|
任課教師
|
||||
|
【 王健強(qiáng)老師 】
【袁老師】 |
||||
|
教材
|
||||
|
|
◆《Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程》 ◆《CPLD/FPGA可編程邏輯多媒體教程》 （附送） |
|||
|
|
|
||
|
課程進(jìn)度安排 （注:可根據(jù)學(xué)員需要，針對(duì)性設(shè)計(jì)課程，以便在實(shí)際工作應(yīng)用）
|
||||
|
課 程 大 綱
|
課 程 內(nèi) 容
|
|||
|
EDA技術(shù)簡(jiǎn)介以及CPLD/FPGA 基礎(chǔ)知識(shí)，QuartusII軟件入門
|
*天
|
|||
|
CPLD/FPGA技術(shù)的發(fā)展歷史階段和代表技術(shù)
|
||||
|
CPLD/FPGA 技術(shù)概念和發(fā)展現(xiàn)狀
|
||||
|
單片機(jī)，CPLD/FPGA，DSP的區(qū)別
|
||||
|
與CPLD/FPGA設(shè)計(jì)相關(guān)數(shù)字電路基礎(chǔ)知識(shí)復(fù)習(xí)
|
||||
|
cpld/fpga設(shè)計(jì)中幾個(gè)基本概念
|
||||
|
使用quartusⅡ5.1設(shè)計(jì)數(shù)字電路的基本流程
|
||||
|
CPLD/FPGA 典型應(yīng)用領(lǐng)域一：替代傳統(tǒng)數(shù)字電路
|
||||
|
CPLD/FPGA 典型應(yīng)用領(lǐng)域二：接口控制器
|
||||
|
CPLD/FPGA 典型應(yīng)用領(lǐng)域三：數(shù)字信號(hào)處理
|
||||
|
上機(jī)實(shí)踐(可編程邏輯器件集成開(kāi)發(fā)環(huán)境quartusⅡ5.1軟件使用實(shí)驗(yàn))
|
||||
|
第二天
|
||||
|
FPGA 的設(shè)計(jì)流程和設(shè)計(jì)方法簡(jiǎn)介,包括原理圖、波形圖、狀態(tài)轉(zhuǎn)換圖及各種硬件描述語(yǔ)言簡(jiǎn)介
|
||||
|
CPLD與FPGA的區(qū)別和各自的應(yīng)用領(lǐng)域
|
||||
|
ALTERA公司FPGA的特點(diǎn)以及當(dāng)前流行的FPGA產(chǎn)品介紹
|
||||
|
單點(diǎn)流水燈VERILOG HDL設(shè)計(jì)代碼講解
|
||||
|
單片機(jī)通過(guò)CPLD擴(kuò)展外部IO口設(shè)計(jì)講解
|
||||
|
上機(jī)實(shí)踐（單點(diǎn)流水燈實(shí)驗(yàn)）
|
||||
|
第三天
|
||||
|
CPLD/FPGA 的下載及內(nèi)部測(cè)試的配置與方法
|
||||
|
幾種硬件描述語(yǔ)言的比較
|
||||
|
Cpld/fpga數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)
|
||||
|
FPGA設(shè)計(jì)規(guī)范
|
||||
|
詳細(xì)介紹QuartusII軟件環(huán)境和使用方法
|
||||
|
上機(jī)實(shí)踐（多點(diǎn)流水燈實(shí)驗(yàn)）
|
||||
|
第四天
|
||||
|
硬件描述語(yǔ)言(Verilog HDL / VHDL)基本語(yǔ)法和實(shí)踐
|
VHDL 和Verilog HDL的各自特點(diǎn)和應(yīng)用范圍
|
|||
|
Verilog HDL的抽象級(jí)別
|
||||
|
Verilog HDL的幾個(gè)基本概念
|
||||
|
Verilog HDL基本結(jié)構(gòu)語(yǔ)言要素與語(yǔ)法規(guī)則
|
||||
|
如果設(shè)計(jì)可靠的組合邏輯電路以避免毛刺的產(chǎn)生
|
||||
|
ALTERA公司芯片如何處理內(nèi)部三態(tài)電路
|
||||
|
典型的Verilog HDL代碼分析 1
|
||||
|
典型的Verilog HDL代碼分析 2
|
||||
|
上機(jī)實(shí)踐（用原理圖設(shè)計(jì)按鍵開(kāi)關(guān)燈實(shí)驗(yàn)）
|
||||
|
第五天
|
||||
|
Verilog HDL 里面的Reg 和 Wire類型定義的用法和區(qū)別
|
||||
|
Verilog HDL 里面的阻塞和非阻塞賦值的用法和區(qū)別
|
||||
|
Verilog HDL 和C語(yǔ)言的聯(lián)系和區(qū)別
|
||||
|
Verilog HDL 里面的系統(tǒng)任務(wù)和函數(shù)的調(diào)用方法
|
||||
|
Verilog HDL 里面最常用的兩個(gè)語(yǔ)句IF和CASE的使用方法和注意事項(xiàng)
|
||||
|
Verilog HDL組合邏輯語(yǔ)句結(jié)構(gòu)和設(shè)計(jì)要點(diǎn)
|
||||
|
Verilog HDL時(shí)序邏輯語(yǔ)句結(jié)構(gòu)和設(shè)計(jì)要點(diǎn)
|
||||
|
Verilog HDL 程序設(shè)計(jì)中需要注意的問(wèn)題
|
||||
|
典型電路設(shè)計(jì)實(shí)例,如雙向電路及三態(tài)控制電路設(shè)計(jì)
|
||||
|
上機(jī)實(shí)踐（用原理圖設(shè)計(jì)時(shí)鐘實(shí)驗(yàn)）
|
||||
|
第六天
|
||||
|
FPGA設(shè)計(jì)進(jìn)階及工程設(shè)計(jì)中應(yīng)該注意的問(wèn)題
|
設(shè)計(jì)輸入方法（原理圖,波形圖,狀態(tài)轉(zhuǎn)換圖 ,HDL 語(yǔ)言, EDIF , LPM ,IP Core） |
|||
|
Verilog HDL 里面的任務(wù)（TASK） 和函數(shù)（FUNCTIONG）的聯(lián)系和區(qū)別 |
||||
|
有限狀態(tài)機(jī)的設(shè)計(jì)原理及其代碼風(fēng)格
|
||||
|
Verilog HDL 里面可綜合的代碼風(fēng)格
|
||||
|
上機(jī)實(shí)踐（用verilog HDL語(yǔ)言設(shè)計(jì)時(shí)鐘實(shí)驗(yàn)）
|
||||
|
第七天
|
||||
|
邏輯綜合的原則，可綜合的代碼設(shè)計(jì)風(fēng)格，設(shè)計(jì)優(yōu)化和設(shè)計(jì)方法如：速度優(yōu)化與面積優(yōu)化
|
||||
|
功能仿真與時(shí)序仿真的區(qū)別和適用條件
|
||||
|
結(jié)構(gòu)綜合和布局布線約束規(guī)則
|
||||
|
綜合報(bào)告的查看技巧
|
||||
|
LogicLock（邏輯鎖定）技術(shù)
|
||||
|
Signaltap在線邏輯分析儀調(diào)試技術(shù)
|
||||
|
HDL代碼設(shè)計(jì)的仿真和調(diào)試技巧
|
||||
|
FPGA硬件系統(tǒng)設(shè)計(jì)注意事項(xiàng)
|
||||
|
12位串行輸入D/A轉(zhuǎn)換器DAC7513設(shè)計(jì)實(shí)例
|
||||
|
上機(jī)實(shí)踐(12位D/A轉(zhuǎn)換器DAC7513實(shí)驗(yàn))
|
||||
|
第八天
|
||||
|
FPGA工程設(shè)計(jì)實(shí)例和可編程邏輯設(shè)計(jì)指導(dǎo)原則以及FPGA最小系統(tǒng)設(shè)計(jì)方法
|
16位串行輸入D/A轉(zhuǎn)換器DAC7734設(shè)計(jì)實(shí)例
|
|||
|
C51單片機(jī)與FPGA并行通信設(shè)計(jì)實(shí)例。
|
||||
|
可編程邏輯設(shè)計(jì)指導(dǎo)原則
|
||||
|
FPGA最小系統(tǒng)概念以及硬件系統(tǒng)的構(gòu)成,包括:FPGA主芯片電路設(shè)計(jì)，JTAG 下載與調(diào)試接口,異步SRAM存儲(chǔ)器接口電路設(shè)計(jì)，F(xiàn)LASH存儲(chǔ)器接口電路設(shè)計(jì)，其他外圍電路設(shè)計(jì)，電源，時(shí)鐘和復(fù)位電路設(shè)計(jì)
|
||||
|
FPGA最小系統(tǒng)的調(diào)試方法和技巧
|
||||
|
利用最小系統(tǒng)構(gòu)建復(fù)雜系統(tǒng)的方法
|
||||
|
上機(jī)實(shí)踐(單片機(jī)與FPGA并行通信實(shí)驗(yàn))
|
||||
全國(guó)統(tǒng)一學(xué)習(xí)專線 9:00-21:00
